做电源设计这些年我最大的感受就是CPU/GPU的功耗一路猛涨供电方案却越来越难做。以前一颗12V转1.8V的单相Buck配两个大MOSFET和一颗电感撑个20A也就差不多了。现在随便一颗AI加速卡核心电流轻松飙到几百安培板卡面积还不断被压缩你手里能用来放供电电路的位置可能就比一张名片大不了多少。这种背景下多相PMICMultiphase Power Management IC几乎是唯一能同时兼顾高效率和小体积的实用方案。这篇文章我就结合自己的实际项目经验把多相PMIC从原理、设计到调试避坑完整拆一遍适合正在做服务器主板、GPU供电、通信设备电源的同学参考。顺便说一句这篇文章不会堆课本公式我会尽量用“做项目时怎么想、怎么算、怎么踩坑”的视角来讲。哪怕你之前只做过单相Buck看完也应该能理解多相方案为什么能兼顾效率与尺寸以及选型时到底该盯哪些参数。1. 多相PMIC到底解决了什么问题1.1 单相供电的瓶颈在哪里先回到最基础的问题单相Buck的极限在哪很多工程师第一次接触多相时都会把它理解成“几个单相直接并联”——这个理解方向是对的但只说对了一半。单相Buck在重负载下的主要约束有三个导通损耗输出电流I全部流过一组开关管损耗正比于I²R。电流翻倍损耗变4倍发热根本扛不住。电感尺寸要降低输出纹波要么加大电感量要么提高开关频率但大电感体积大高频又带来更高的开关损耗。瞬态响应负载电流突然跳变时单相拓扑只有一个电感的电流爬升速率受限di/dt (Vin-Vout)/L电压跌落只能靠输出电容硬扛。举个例子12V输入、1.8V输出、30A负载。假设高边管和低边管加起来等效导通电阻8mΩ占空比D0.15那么低边管导通时间占0.85粗略算一下导通损耗就有P_loss ≈ (30²) × 8mΩ × (0.850.15) 7.2W这还只是导通损耗没算开关损耗和电感铜损。7.2W热耗集中在指甲盖大的芯片旁边散热压力已经很大了。要是电流到60A损耗直接变28.8W单相方案彻底失去意义。所以你去看现在的服务器VRMVoltage Regulator Module电压调节模块设计几乎找不到单相方案。1.2 多相的核心思路相位交错多相PMIC的基础拓扑是“多路Buck并联各相PWM错开固定相位角”。N个相位每相PWM开关周期错开360°/N。比如4相设计4路PWM依次错开90°。这样做带来的第一个直接收益就是纹波电流抵消。每相电感的纹波在时间上错开输出端叠加后总纹波幅值远小于单相而且等效输出纹波频率变成N×fsw。比如单相开关频率500kHz4相之后输出端纹波频率就是2MHz滤波电容的阻抗在2MHz下低得多对电容数量要求自然也低。第二个收益是热分布。每相只承担I/N的电流各路器件都工作在相对轻松的电流密度下热点被分散到整个板面散热效率大大提升。我实际测过4相方案在同样60A负载下电感表面温度比等效单相设计低了将近25℃这对长期可靠性非常关键。第三个收益是瞬态响应更快。多相并联后等效输出电感变为L/N电流爬升速率近似变成原来的N倍。负载阶跃时输出电容可以少放不少。这方面有个经验值瞬态所需的输出电容大约可以按相数的平方根关系缩减虽然不是严格的线性关系但趋势非常明显。2. 高效率从哪来把损耗一项项拆开看多相PMIC宣称高效率不是营销话术而是能拆出具体账目的。设计电源时我习惯把所有损耗列成清单逐项评估。多相对每项损耗的影响并不完全一样有些是“纯赚”有些是“交换”。2.1 导通损耗多相带来的最大红利续用前面的例子12V转1.8V总负载60A。4相方案下每相电流是15A若每相开关管等效导通电阻同样8mΩ每相损耗按I_phase²R计算P_phase (15)² × 8mΩ 1.8W4相总导通损耗约7.2W。对比单相60A时28.8W导通损耗降为原来的1/4这个降幅是平方关系带来的所以电流越大多相收益越明显。这也是为什么多相方案最先在CPU、GPU这类超大电流场景普及。需要注意一点实际每相电流不是全部时间都流过低边管。占空比D的存在让高边管和低边管导通时间不同严谨的算法要按D和1-D分别折算。但如果你只是做选型估算用“总输出电流/相数 × 等效RDS(on)”这个简化公式工程精度已经够用了。2.2 开关损耗高频不会白涨多相带来的另一个隐藏红利是输出纹波频率提高了N倍但每相开关频率其实没变。这一点我见过太多人搞混。驱动级开关损耗仍然取决于单相开关频率而不是等效频率。也就是说4相设计下虽然输出电压纹波频率看起来像2MHz但每相PWM仍然是500kHz每相的高边管开关损耗和单相500kHz方案基本一致。这意味着纹波性能提高了却不付出额外的开关损耗代价这在电源设计里非常难得。当然如果为了进一步压缩电感尺寸而主动提高每相开关频率那就必须权衡了。开关损耗公式约等于P_sw 0.5 × V_in × I_phase × (t_rise t_fall) × f_sw高频化的代价主要是高边管的充放电损耗。实际操作中500kHz到1MHz范围内的开关频率配合GaN或低栅荷MOSFET仍然能保持不错的高频效率。超过2MHz后驱动损耗和死区损耗占比会快速上升效率反而可能下降。2.3 轻载效率相数管理才是关键多相架构如果固执地保持所有相数全开轻载效率一定很糟糕。原因很简单轻载时电流很小导通损耗差异不大但每相都有固定的驱动损耗、电感铁损和控制电路静态功耗相数越多固定损耗越高。所以高端PMIC控制器都有**相数管理Phase Shedding**功能。负载低时自动关闭部分相只保留一两相工作负载升高再逐步开启全部相。这就好比电梯在深夜人少时只开一部到了早高峰全部运行效率最大化。我调过的一颗6相控制器在2A轻载下启用单相模式比固定6相同样条件下的效率高了差不多11个百分点。轻载效率在现代设备里越来越重要服务器待机、车载系统休眠、笔电办公状态都跑在轻载区间如果有意采购多相方案务必确认控制器支持自动相投切且模式切换阈值可配置。切换点设置得太激进会出现“相数抖动”表现为输出电压毛刺变大这个后面再细聊。2.4 热与损耗的综合收益多相方案的终极好处其实是“联动”的损耗更低热更分散于是可以用更小的散热器更紧凑的布局同时器件温度低导通电阻的温度系数是正温度系数器件越凉电阻越低损耗越小形成正循环。这种综合收益单靠计算器算效率公式是体会不到的但你在温升测试报告里一眼就能看出来。3. 小体积是怎么实现的电感、频率与封装三件事3.1 电感小型化等效频率是关键多相架构最立竿见影的体积优势来自电感。输出纹波电流公式里电感量往往与等效纹波频率成反比。多相纹波频率提升到N倍后同样纹波要求下每相电感量可以大幅缩小。举个例子单相500kHz设计输出纹波要求30%额定电流可能需要1.2µH电感改成4相后等效纹波频率2MHz每相电感量可以降到0.33µH左右。电感体积和能量存储相关能量存储又正比于L×I_phase²。虽然相数增多了但每相电流小、电感值小综合磁体体积往往只是单相方案的1/3甚至更小。要注意“电感量小”不意味着“随便选一个小电感就行”。多相应用的电感要同时承受高频纹波电流和大的直流偏置磁芯材料的饱和特性和交流损耗比电感值本身更关键。常见的选择是铁氧体功率电感、一体成型电感或专为多相VRM设计的半包围电感。有表贴式也有带耦合的。3.2 集成化封装DrMOS与Power Stage多相PMIC的小体积除了拓扑本身还要归功于半导体封装技术的进步。传统分立功方案是一颗控制器芯片旁边摆一堆驱动芯片、高边MOSFET、低边MOSFET。现在主流做法是用DrMOSIntegrated Driver MOSFET把驱动、高边管、低边管全部封装到一颗小小的QFN里。以一颗典型的DrMOS为例封装面积大概5mm×5mm内部集成了高边和低边GaN或Si MOSFET以及死区控制、电流采样放大电路。外部只需要配控制器和电感占板面积比分立方案减少一半不止。配合智能功率级Smart Power Stage里的温度遥测、电流遥测控制器还能实时调整每相电流均衡。我最近做的一版设计里8相供电每相用一颗DrMOS加一颗0.22µH小型电感总供电区面积比上一代6相分立方案还小了约30%输出电流能力却高了50%。这就是集成化带来的实打实收益。3.3 高频电容的配合MLCC布置与散热电感小了DrMOS集成度高了但还有一个被忽视的体积来源——输出电容。虽然多相降低了纹波瞬态需求也减少但高密度设计中MLCC的数量仍然很大。这里有个经验把高频陶瓷电容视为“功率器件”来布局而不是“滤波附件”。具体做法是在负载引脚附近布置01005或0201小尺寸MLCC紧贴处理器供电引脚形成局部低阻抗回路。同时靠近每个相位节点放一颗100nF到470nF的高频去耦电容用来吸收相位节点高频振铃。这样能在不放很多大容量电容的前提下满足纹波和瞬态的硬指标。我在一个12相项目里输出电容从48颗减到30颗瞬态跌落性能还略有提升主要就是靠优化电容位置而不是单纯堆数量。4. 选型与设计实操从需求到原理图4.1 相位数量怎么定很多人问到底选4相、6相还是8相这个问题没有标准答案但有两条经验性原则。第一按最大持续电流和热极限定相数。每相热设计电流一般在15-30A取决于DrMOS规格、散热条件、环境温度。比如最大持续电流120A散热条件中庸每相按20A设计6相就够。但AI加速卡瞬时电流可能到180A这时8相甚至10相更稳。第二按瞬态响应要求定相数。相数越多等效电感越小瞬态电压跌落越小对应的输出电容越少。有些处理器对瞬态电压窗口要求极严如±3%即便持续电流不大也必须靠更多相数来保证负载阶跃时的电压稳定。相位数量计算公式可以这样估算单相瞬态电流爬升速率 (V_in - V_out) / L_phaseN相并联后等效爬升速率 N × (V_in - V_out) / L_phase如果你知道负载阶跃幅度ΔI和允许的电压跌落ΔV可以反推所需的等效电感进而确定N和L_phase的组合。实际项目中我一般先用这个公式定初值再用仿真工具验证。4.2 关键参数选择开关频率、电感量、输出电容下面给出一组典型中等功率多相设计参数供入门参考参数推荐范围选择依据每相开关频率400kHz-1MHz平衡效率与电感尺寸每相电感纹波电流20-40% I_phase兼顾效率与瞬态输出电容根据瞬态仿真优先高频MLCC环路带宽f_sw/10-f_sw/6保证稳定性和相位裕量电流采样电阻越低越好降低采样损耗开关频率的核心权衡点频率高电感小但开关损耗大频率低效率好但电感大。如果使用了GaN功率器件可以放心把频率推到1MHz以上因为GaN的寄生电容小开关损耗低效率优势明显。电感纹波电流比例很多新手会选小了。纹波电流太小看似美好但会带来两个问题一是瞬态响应会变差电流爬升需要更长时间二是轻载时容易进入断续模式DCM控制环路行为变得复杂。所以我一般建议纹波设在额定电流的30%上下。4.3 电路设计要点PWM相位、均流与远端采样多相控制器和普通单相控制器的最大区别在三处PWM互锁、电流均衡、远端差分采样。PWM相位必须严格按照360°/N交错。现在的数字控制器会自动配置但如果你用模拟控制器要留意PHASE引脚和PWM输出是否一一对应。一颗4相控制器只接3相时很多型号会自动调整相位角但有些需要手动配置相位数忘记配置就会出现相位没有错开、纹波反而比单相更差的情况。电流均衡是必须实现的。每相电流不完全一致会导致某几相特别热。DrMOS自带的IMON输出就是给均流用的控制器读取每相电流调整占空比使各相电流基本一致。在PCB布局时IMON信号线一定要走差分或加屏蔽否则采样噪声会导致均流稳定在错误的工作点。远端采样指从负载引脚直接引一对差分线回到控制器误差放大器而不是在输出电容端采样。远端采样能消除PCB走线压降带来的电压误差。这个在很多低压大电流场景中非常关键0.5mΩ的走线阻抗在100A负载下就是50mV偏差远超很多CPU的电压窗口。4.4 布局和热设计的六个要点多相PMIC布局有一定规律可循我把它整理成六条实操经验输入电容紧贴DrMOS的VIN引脚而且是低ESL的MLCC。输入回路谐振是开关电源辐射噪声的元凶之一回路面积越小越好。功率回路VIN→DrMOS→电感→负载→地走短而宽的铜皮尽量在同一层少打过孔。电流密度大时一层铜皮不够可以多楼层并联但必须均匀分布。相位节点铺铜少量即可。相位节点电压在VIN和GND之间剧烈切换是辐射和振铃的主要来源铺铜面积够散热就行别贪大。电感下方避免走敏感信号线。电感漏磁会在底部铜皮上感应出涡流干扰IMON、FB这类高阻抗信号。散热过孔阵列打通到背面大铜皮。DrMOS和电感的焊盘正下方打0.3mm左右的密集过孔背面连接大面积覆铜能显著降低热阻。控制器放在功率区边缘尽量靠近负载的远端采样点但至少离开电感投影区2-3mm以上避免磁场干扰。5. 常见问题与调试实录5.1 相位没交错纹波比单相更差这个坑我刚接触多相时踩过。4相控制器、4路PWM焊完后示波器看输出电压纹波不但没降反而叠加出了峰峰值的低频包络。排查发现有一路PWM的相位角配置没有生效4路PWM全部同相输出等效于4个单相同时导通输出纹波自然更大。排查方法很简单用示波器同时看任意两路PWM输出正常情况下应该错开360°/N。如果没错开检查相位配置寄存器、PHASE引脚电平或者控制器周边时钟电阻是否准确。数字控制器一般不担心这个问题模拟控制器的配置引脚反而更容易被忽略。5.2 轻载效率低甚至啸叫多相PMIC轻载效率低大都是相数管理没配置好所有相始终满载运行。我就遇到过某型控制器默认关闭Phase Shedding8相在300mA轻载下连续运行待机功耗高得离谱。啸叫则多半是轻载时进入了PFM/PWM自动切换的临界区间开关频率落入人耳听域。解决思路有三个把PFM阈值调低或者在接近阈值的电流区间跳过PFM、强制PWM有时换用软开关技术也可以消除音频噪音。如果控制器不支持调整切换点那就只能换器件了。5.3 均流不均某相过热均流不均的常见原因不是控制器坏了而是采样电阻排布不对称。DrMOS的IMON精度很高但前提是采样走线要各自独立、等长且严格从DrMOS的专用引脚直接引线。如果两相的IMON走线被其他走线干扰或者共用了一段地线采样误差放大后就会表现为某相电流偏高。我排查过一次奇怪的热点问题8相当中第6相温度比其他相高15℃。查IMON走线发现第6相的采样线被一组电源开关跳变干扰加了RC滤波后恢复正常。所以IMON这种小信号在布局初期就要保护起来。5.4 瞬态电压跌落超限瞬态电压跌落超限优先顺序我觉得应该是先看环路带宽再看输出电容数量最后才怀疑电感。先把环路带宽调到开关频率的1/10附近500kHz开关频率环路带宽大概50kHz看跌落是否改善。然后逐颗加电容看效果。最怕的是堆了一堆电容也没用最后发现是远端采样点选得不对测到的“跌落”其实是采样点所在地的局部压降。5.5 常见问题速查表现象排查方向常用解决措施输出纹波大PWM相位配置、输入回路核对相位角优化输入电容位置轻载效率低Phase Shedding配置、静态电流开启自动相数管理调低开关频率某相过热均流采样走线、DrMOS一致性检查IMON线干扰校准采样瞬态跌落大环路带宽、输出电容、远端采样提高带宽优化电容布局上电时序异常EN/时序配置、软启动检查SS电容和PG引脚时序音频啸叫PFM/PWM切换点、磁性器件合理配置切换点优化电感选型6. 一些个人经验与后续扩展方向做多相PMIC设计这几年我最大的体会是这块设计的难点早就不是“会不会搭拓扑”而是如何在效率和体积之间做精细权衡。多相方案给了你“相数”这个可调节的自由度但每一相都要精心设计漏一个细节就会在最终测试中找回来。如果后续想继续深入有几个方向值得拓展耦合电感多相通过磁耦合减小稳态纹波的同时增强瞬态响应但设计复杂度高需要仿真验证。全数字控制用MCU/DSP实现自适应电压调节、自适应相数管理、实时健康监测适合高端服务器场景。垂直供电Vertical Power Delivery把PMIC放到处理器封装背面或直接集成进基板进一步缩短供电回路是未来大电流供电的重要方向。我实际做过的方案里数字控制配合智能功率级Smart Power Stage是当前最稳妥的组合既能通过固件实现灵活的相数管理又能用遥测数据做温度降额保护。至于耦合电感和垂直供电目前还是以预研为主等产品生态成熟后再大规模落地。最后如果你想从零开始做一个多相PMIC设计我的建议是第一版不要追求极限性能先选一颗数字控制器、两颗到四颗DrMOS把12V转1.0V、总电流40-60A的参考设计完整做一遍。跑通环路、调好轻重载切换、录好效率曲线这个过程比看十篇理论文章更有价值。然后再逐步加相数、提频率、缩尺寸你的感觉会完全不一样。
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